AI 요약
반도체 미세화 공정이 물리적 한계와 양자역학적 문제에 부딪히며 '무어의 법칙'이 둔화하는 가운데, 일리노이 대학교 그레인저 공과대학의 차오 칭(Qing Cao) 교수 연구팀이 돌파구를 마련했습니다. 연구팀은 기존 평면 구조의 칩을 고층 빌딩처럼 위로 쌓아 올리는 새로운 3D 실리콘 칩 제조 공정을 개발했습니다. 이 혁신적인 기술은 초박형 실리콘 막과 저온 제조 기술을 결합하여, 하부 레이어에 손상을 주지 않고 수직 적층하는 '단일 3D 집적(Monolithic 3D Integration)'의 오랜 난제인 열적 한계(Thermal Budget)를 성공적으로 극복했습니다. 표준 단결정 실리콘을 사용해 98%에서 100%에 달하는 높은 장치 수율을 입증했으며, 이는 상업용 반도체 제조 공정에 도입 가능한 수준입니다. 이번 연구는 전통적인 미세화 공정 없이도 데이터 처리 밀도와 전력 효율성을 획기적으로 향상시켜 반도체 산업의 새로운 패러다임을 제시한 것으로 평가받으며, 세계적 학술지 '네이처(Nature)'에 게재되었습니다.
핵심 인사이트
- 발표 일자 및 출처: 2026년 5월 30일, 미국 일리노이 대학교 그레인저 공과대학(Grainger College of Engineering) 연구팀의 발표입니다.
- 수율 및 소재: 업계 표준인 '단결정 실리콘(Single-crystalline Silicon)'을 그대로 사용하면서도 **98~100%**의 높은 소자 수율을 달성했습니다.
- 주요 연구진 및 매체: 재료과학공학과의 차오 칭(Qing Cao) 교수 연구팀이 주도하였으며, 실리콘 미세전자공학 분야 논문을 드물게 게재하는 학술지 **'네이처(Nature)'**에 이번 성과가 발표되었습니다.
주요 디테일
- 기술적 메커니즘: 초박형 실리콘 막(ultra-thin silicon membranes)과 하부 소자의 손상을 막는 저온 제조 기술을 도입하여 단일 3D 집적의 최대 난제였던 열적 손상(Thermal Budget) 문제를 해결했습니다.
- 구조적 변화 (SRAM 예시): CPU와 GPU에 범용으로 쓰이는 정적 랜덤 액세스 메모리(SRAM)의 경우, 기존에는 평면에 6개의 트랜지스터를 배치해 1비트를 저장했으나, 수직 적층 구조를 통해 물리적 면적을 획기적으로 줄이고 레이어 간 통신 속도를 가속화했습니다.
- 기존 3D 적층과의 차별성: 현재 특화된 AI 하드웨어 등에 일부 도입된 3D 패키징과 달리, 이번 기술은 하나의 칩 내부에서 완전한 통합을 이루는 '단일 집적(Monolithic Integration)'을 구현했습니다.
- 효율성 향상: 평면 공간 제한을 극복함으로써 컴퓨팅 밀도를 극적으로 높이고 전력 소비량은 크게 낮추었습니다.
향후 전망
- 이번 기술은 물리적 미세화 한계에 직면한 반도체 산업에서 '무어의 법칙'의 생명을 향후 수년간 연장할 결정적인 역할을 할 것으로 기대됩니다.
- 상업용 반도체 파운드리 제조 공정에 적용 가능한 수준의 높은 수율과 표준 소재 사용 덕분에, 향후 고성능 AI 반도체 및 차세대 고성능 프로세서 시장의 판도를 바꿀 상용화 논의가 빠르게 진행될 전망입니다.
출처:sciencedaily